加減算器の設計

• 最終課題では、以下のような内積計算が必要である。

RVINで受信されたデータの系列が以下のようであったとする
｛３，０，１，２，０，３，１，１，２，３，２，１，０，１，２　｝

受信しようとするチャネルのPN系列が以下のようであったとする
｛１，１，１，１，１，１，１，０，１，１，１，０，１，１，０　｝

そうすると、PN系列の’０’は’−１’と読み替えて内積を計算すると、
3+0+1+2+0+3+1-1+2+3+2-1+0+1-2

• この上記内積計算を行うには、最初のデータ（上記データでは３）に対しては、

  • PN系列＝１ならば、内部レジスタに受信データを、

  • PN系列＝０ならば、内部レジスタに負の受信データをロードし、

• 2番目以降のデータに対しては、

  • PN系列＝１ならば、内部レジスタに受信データを加え、

  • PN系列＝０ならな、内部レジスタから受信データを減算すればよいことになる。

実習／課題８

• 上記内積計算を行うために、下図のような加減算器　ADDSUB　を設計せよ！

加減算器　ADDSUB　の構成例

1. ADDSUBのVHDL記述とそれを用いて、”3+0+1+2+0+3+1-1+2+3+2-1+0+1-2”なる内積計算を行うテストベンチを作成せよ！
2. VSSシミュレータにて動作を確認し、動作波形を求めよ。
3. ADDSUBの面積最小の回路を合成し、そのサイクル時間を求めよ。
4. ADDSUBの最小のサイクル時間で動作する回路を合成し、その最小サイクル時間を求めよ。

• 以下のものを含むレポートを提出する。

１）作成した回路のVHDL記述
２）作成したテストベンチのVHDL記述
３）動作波形
４）面積最小合成時の回路図、面積、最小サイクル時間
５）最小サイクル時間合成時の回路図、面積、最小サイクル時間

以上