中間レポート課題
2001年後期 情４１２ CAD 琉球大学情報工学科 和田 知久
- 中間レポートは中間試験の代わりに行うものであり、成績評価の４０％を占める予定である。
- レポートはワープロ等で清書して提出すること。
- 締め切りは12月11日(火）とし、それ以後は受け付けない。
課題
- 下記の仕様のALUをVHDLにて設計をおこなう。
- ２つの32ビットの入力値をCNTL入力に応じて、加算､引き算､排他的論理和、左1ビットシフトを行い、その結果を32ビットのY出力へ出力する。そのY出力がすべて’０’の時のみ1ビットのZERO出力を’１’とし、Y出力の少なくとも１つが’１’であれば、ZERO出力を’０’とする。
（ブロック図）
（ピンアサイン）
| 信号名 |
入力または出力 |
ビット幅 |
説明 |
| CNTL |
IN |
2 |
動作のコントロールを行う |
| A |
IN |
32 |
入力値１ |
| B |
IN |
32 |
入力値２ |
| Y |
OUT |
32 |
計算結果 |
| ZERO |
OUT |
1 |
Yがすべて'0'の時のみ’１’ |
（動作）
| CNTL(1) |
CNTL(0) |
動作 |
説明 |
| 0 |
0 |
Y <= A + B |
加算 |
| 0 |
1 |
Y <= A - B |
減算 |
| 1 |
0 |
Y <= A xor B |
排他的論理和 |
| 1 |
1 |
Y <= ShiftLeft(A) |
左1ビットシフト |
レポートの内容
- 以下の内容を含むこと
- 学籍番号､名前
- 課題の説明
- 設計したALUのVHDL記述
- ALUをテストするVHDL記述
- シミュレーションの動作波形
- 合成後の回路の面積、クリティカルパスの速度
- 合成語の回路図
- 感想
評価方法
- 成績評価は以下の観点で行う
１） 設計したものの正しさ、VSSにより動作を正しく確認しているか
２） 設計したものの性能すなわち、面積もしくは動作速度
達成した面積およびスピードでそれぞれ順位を決め、点数に差を与える。
以上