ALUのVHDL記述

琉球大学情報工学科　和田　知久

• これまで、IF文、CASE文を使ってきた。ここでは、マルチプレクサを例に復習する。

４：１マルチプレクサの設計

以下に5種類のVHDLの記述方法を説明する。

library IEEE;
use IEEE.STD_LOGIC_1164.all; use IEEE.NUMERIC_STD;

entity MUX4_1 is
　　port (Sel :　　　　　in unsigned (1 downt 0);
　　　　　A, B, C, D : in std_logic;
　　　　　Y : 　　　　　out std_logic);
end entity MUX4_1;

architecture COND_DATA_FLOW of MUX4_1 is
begin

ここに内容を記述する。

end architecture COND_DATA_FLOW;

内容１：if文による記述

process (Sel, A, B, C, D)
begin
　　if (Sel = "00") then
　　　　Y <= A;
　　elsif (Sel = "01" then
　　　　Y <= B;
　　elsif (Sel = "10") then
　　　　Y <= C;
　　else
　　　　Y <= D;
　　end if;
end process;

• case文に比べて分かりにくい。

内容２：条件付代入文
（同時処理文であり、processの中に入らない。）

Y <= A when Sel = "00" else
　　　B when Sel = "01" else
　　　C when Sel = "10" else
　　　D ; 　　-- when Sel="11"

• 順序処理文ではないのに注意。

内容３：階層if文

process (Sel, A, B, C, D)
begin
　　if (Sel(1) = '0' ) then
　　　　if (Sel(0) = '1') then
　　　　　　Y <= A;
　　　　else
　　　　　　Y <= B;
　　　　end if;
　　else
　　　　if (Sel(0) = '0') then
　　　　　　Y <= C;
　　　　else
　　　　　　Y <= D;
　　　　end if;
　　end if;
end process;

• 分かりにくい記述である。

内容４：case文

process (Sel, A, B, C, D)
begin
　　case Sel is
　　　　when "00" => Y <= A;
　　　　when "01" => Y <= B;
　　　　when "10" => Y <= C;
　　　　when others => Y <= D;
　　end case;
end process;

• 見やすい記述である。

内容５：選択代入文

with Sel select
　　Y <= A when "00",
　　　　　B when "01",
　　　　　C when "10",
　　　　　D when others;

• これも同時処理文であり、processの中に入れない。
• わかりやすい書き方である。

８：３プライオリティエンコーダの設計

• 最も上位の’１’で出力が決定するエンコーダ。

以下に３種類のVHDLの記述方法を説明する。

library IEEE;
use IEEE.STD_LOGIC_1164.all; IEEE.NUMERIC_STD.all;

entity PRI_EN8_3 is
　　port (A : in unsigned (7 downto 0);
　　　　　Valid : out std_logic;
　　　　　Y : out unsigned (2 downto 0));
end entity PRI_EN8_3;

architecture COND_DATA_FLOW of PRI_EN8_3 is
begin

ここに内容を記述する。

end architecture COND_DATA_FLOW of PRI_EN8_3;

内容1：if文

process (A)
begin
　　Valid <='1';
　　if 　 (A(7) = '1') then Y <= "111";
　　elsif (A(6) = '1') then Y <= "110"
　　elsif (A(5) = '1') then Y <= "101"
　　elsif (A(4) = '1') then Y <= "100"
　　elsif (A(3) = '1') then Y <= "011"
　　elsif (A(2) = '1') then Y <= "010"
　　elsif (A(1) = '1') then Y <= "001"
　　elsif (A(0) = '1') then Y <= "000"
　　else
　　　　Valid <='0';
　　　　Y <= "XXXX";
　　end if;
end process;

• もっとも自然な記述です。

内容２：case文

• DON'T CAREがあるので、integerを使って範囲指定をしている。
• if文で書くほうが良い。
• 合成すると初期的に大きな回路になりそうである。

process (A)
　　Variable A_int : integer range 0 to 255;
begin
　　A_int := to_integer (A);
　　Valid <='1';
　　case (A) is
　　　　when 128 to 255 => Y <= "111";
　　　　when 64 to 128 => Y <= "110";
　　　　when 32 to 63 => Y <= "101";
　　　　when 16 to 31 => Y <= "100";
　　　　when 8 to 15 => Y <= "011";
　　　　when 4 to 7 => Y <= "010";
　　　　when 2 to 3 => Y <= "001";
　　　　when 1 => Y <= "000";
　　　　when others => Valid <= '0' ; Y <= "XXX";
　　end case;
end process;

内容３：for-loop文

process (A)
begin
　　Valid <='0';
　　Y <= "XXX";

　　for N in 0 to 7 loop
　　　　if (A(N) = '1') then
　　　　　　Y <= To_Unsigned (N, 3);
　　　　　　Valid <= '1' ;
　　　　end if;
　　end loop;

end process;

• for-loopを使えば、短く書ける。
• To_UnsignedはNUMERIC_STDのデータ変換関数

あるarithmetic logic unit (ALU)の設計

• ALUとはセントラルプロセシングユニットCPUのコアで、単なる組み合せ回路にて、算術（加算、減算）や論理演算を行う。
• 以下に１４の命令をこなすALUの例を示す。
• 単なる組み合せ回路ということを忘れずに。

library IEEE;
use IEEE.STD_LOGIC_1164.all; use IEEE.NUMERIC_STD.all;

entity ALU is
　　port ( Sel　　　: in unsigned(4 downto 0);
　　　　　　CarryIn: in std_logic;
　　　　　　A, B　　: in unsigned(7 downto 0);
　　　　　　Y　　　　: out unsigned(7 downto 0));
end entity ALU;

architecture COND_DATA_FLOW of ALU is
begin
　　ALU_AND_SHIFT:
　　process (Sel, A, B, CarryIn)
　　　variable Sel0_1_CarryIn　: unsigned(2 downto 0);
　　　variable LogicUnit, ArithUnit, ALU_NoShift : unsigned(7 downto 0);
　　begin

　　　　---------------
　　　　-- Logic Unit
　　　　---------------
　　　　LOGIC_UNIT: case Sel(1 downto 0) is
　　　　　　when "00"　　=> LogicUnit := A and B;
　　　　　　when "01"　　=> LogicUnit := A or B;
　　　　　　when "10"　　=> LogicUnit := A xor B;
　　　　　　when "11"　　=> LogicUnit := not A;
　　　　　　when others　=> LogicUnit := (others => 'X');
　　　　end case LOGIC_UNIT;

　　　　---------------
　　　　-- Arithmetic Unit
　　　　---------------
　　　　Sel0_1_CarryIn := Sel(1 downto 0) & CarryIn;　--　VHDLではcaseに連接を使えない
　　　　ARITH_UNIT: case Sel0_1_CarryIn is
　　　　　　when "000"　　=> ArithUnit := A;
　　　　　　when "001"　　=> ArithUnit := A + 1;
　　　　　　when "010"　　=> ArithUnit := A + B;
　　　　　　when "011"　　=> ArithUnit := A + B + 1;
　　　　　　when "100"　　=> ArithUnit := A + not B;
　　　　　　when "101"　　=> ArithUnit := A - B;
　　　　　　when "110"　　=> ArithUnit := A - 1;
　　　　　　when "111"　　=> ArithUnit := A;
　　　　　　when others　 => ArithUnit := (others => 'X');　　--　"XXXXXXXX"の意味
　　　　end case ARITH_UNIT;

　　　　---------------
　　　　-- Multiplex
　　　　---------------
　　　　LA_MUX: if (Sel(2) = '1' ) then
　　　　　　ALU_NoShift := LogicUnit;
　　　　else
　　　　　　ALU_NoShift := ArithUnit;
　　　　end if LA_MUX;

　　　　---------------
　　　　-- Shift operation
　　　　---------------
　　　　SHIFT: case Sel(4 downto 3 ) is
　　　　　　when "00"　　=> Y <= ALU_NoShift;
　　　　　　when "01"　　=> Y <= Shift_left(ALU_NoShift, 1);　　--　NUMERIC_STD関数
　　　　　　when "01"　　=> Y <= Shift_right(ALU_NoShift, 1);　　--　NUMERIC_STD関数
　　　　　　when "10"　　=> Y <= (others => '0');
　　　　　　when others　=> Y <= (others => 'X');
　　　　end case SHIFT;

　　end process ALU_AND_SHIFT;
end architecture COND_DATA_FLOW;

Variable と Signal (代入が時間的に異なり、トラブリやすい）

• Signalは architecture-begin 間で宣言され、その architectureでのグローバルな変数のやりとりを行う。
• Signalは信号代入文（ <= ）で代入され、代入はδ時間後にスケジュールされる。

• Variableは process-begin 間で宣言され、そのprocessでのみ有効なローカルな変数となる。
• Variableは変数代入文（ := ）で即座に代入される。