WORK2

実習１

• 講義で説明した組み合わせ回路のVHDLシミュレーション

comb.vhd
test_comb.vhd

１）　作業ディレクトリに、上記２つのファイルをコピーする。

２）　VHDLアナライザ(vhdlan)で組み合わせ回路をコンパイルする。

% vhdlan comb.vhd

エラーメッセージ等があればエラーを修正して、再コンパイルする。
コンパイル後に、.sim, .mra 等のファイルができるので確認する。

３）　テストベンチファイル test_comb.vhdの内容を理解し、コンパイルする。

% vhdlan test_comb.vhd

このファイルの後部にコンフィギュレーションも含まれている。

　

＊＊＊＊＊＊　以上でシミュレーションの準備は終了　＊＊＊＊＊

４）　Sciroccoコンパイラを用いて、シミュレーション実行ファイル scsim を作成する。コンパイラの引数は、テストベンチで宣言したコンフィギュレーション名を用いる。

% scs CFG_ADDER

グラフィカルなツールが起動される。

５）　VHDLシミュレータ Sciroco を起動する。

% scirocco 

６）　A, B, C, F, G信号を観測する。　

宿題２−１

• 実習１のcomb.vhdを case 文ではなく、if 文を用いた記述に変更する。
• VHDLシミュレータでデバッグする。

下記の内容を含むレポートを提出する。

• 自分で作成したVHDL記述、comb.vhd
• VSSでの正常動作波形

波形の印刷方法

• Synopsys Waveform Viewerで
• File -> Printメニューを開き、
  File をチェックし、
  File name を指定し、（たとえば、wave1.ps）
  OK
  でポストスクリプトPSファイルが作成できる。
• このPSファイルを印刷する。

実習２

comb.vhdの回路を合成する。

１）　comb.vhdのディレクトリに移動し、デザインアナライザーを起動する。

% design_analyzer &

デザインアナライザのウインドウが開く。このメニューを使って、回路を合成する。

２）　ライブラリを確認する。

Setup -> Defaultsでターゲットライブラリがclass.dbであることを確認する。

３）　VHDLファイルを読み込む。

File -> Read

comb.vhd を選択し、OKをクリック。

４）　入出力ピンを確認する。

ウインドウ中央の COMB をクリックし、左の下向き矢印ボタンを押す。
（もしくは、COMB をダブルクリックする。）

５）　合成前の回路を確認する。

回路シンボルをダブルクリックしてさらに下位レベルへ移動する。
（もしくは、左のANDのボタンを押す。）

６）　回路を合成する。

Tool -> Design Optimization

デフォルトの設定でOK

これで、回路が合成される。

７）　クリティカルパス（最大遅延パス）をハイライトする。

Analysis -> Highlight -> Critical Path

８）　合成された回路の、面積、クリテイカルパスの遅延時間とその経路を調べる。

Analysis -> Report

Timing, Reference, Areaをチェックして、Apply

リストより、

Combinational Area：
Total Cell Area：
クリティカルパス遅延：（data arrival time）
Start point：
End point：

を調べる。

９）　再度、VHDLファイルを読み込む。

File -> Read

comb.vhd を選択し、OKをクリック。

１０）速度最小で合成する。

COMBをダブルクリックして下位のレベルに移動する。

Attributes -> Optimization Constraints -> Design Constraints

Max Area の設定を消し、Apply

回路図上の出力ピンをクリックして選択する。

Attributes -> Optimization Constraints -> Timing Constraints

Maximum Delay の Rise Fall ともに 0.00 とし、Apply

Tool -> Design Optimization

デフォルトの設定でOK

これで、回路が合成される。

１０）　７−８）を繰り返す。

今回の場合、回路が簡単で、上記2種類の合成結果が同じになることを確かめる。

宿題２−２　イネイブルつき3-6デコーダ

• 以下の仕様のイネイブルつき3-6デコーダをVHDLにて設計し、回路を合成する。
  イネイブルとはEn端子で、En=1の時のみ動作する。

• テンプレートとして以下のファイルを使用し、記述を完成させて、

3_6dec.vhd

• 以下のシミュレーションベンチを用いて、VSSでシミュレーションでデバッグし、

test_3_6dec.vhd

• 正常動作のシミュレーション波形をプリントする。

回路を合成する。

１）　デザインアナライザーを起動する。

% design_analyzer &

デザインアナライザのウインドウが開く。このメニューを使って、回路を合成する。

２）　ライブラリを確認する。

Setup -> Defaultsでターゲットライブラリがclass.dbであることを確認する。

３）　VHDLファイルを読み込む。

File -> Read

3_6_dec.vhd を選択し、OKをクリック。

４）　入出力ピンを確認する。

ウインドウ中央の DECODER3_6 をクリックし、左の下向き矢印ボタンを押す。
（もしくは、DECODER3_6 をダブルクリックする。）

５）　合成前の回路を確認する。

回路シンボルをダブルクリックしてさらに下位レベルへ移動する。
（もしくは、左のANDのボタンを押す。）

６）　回路を合成する。

Tool -> Design Optimization

デフォルトの設定でOK

これで、回路が合成される。

７）　クリティカルパス（最大遅延パス）をハイライトする。

Analysis -> Highlight -> Critical Path

８）　合成された回路図をプリントする。

File -> Plot

File 出力をチェックし、適当なポストスクリプトファイル名を入力し、OK

後は、ｆｔｐ等でポストスクリプトプリンタへ送れば、プリントできる。

９）　合成された回路の、面積、クリテイカルパスの遅延時間とその経路を調べる。

Analysis -> Report

Timing, Reference, Areaをチェックして、Apply

リストより、

Combinational Area：
Total Cell Area：
クリティカルパス遅延：
Start point：
End point：

を調べる。

１０）　速度最小で合成する。

Attributes -> Optimization Constraints -> Design Constraints

Max Area の設定を消し、Apply

回路図上の出力ピンをクリックして選択する。

Attributes -> Optimization Constraints -> Timing Constraints

Maximum Delay の Rise Fall ともに 0.00 とし、Apply

Tool -> Design Optimization

デフォルトの設定でOK

これで、回路が合成される。

１１）　７−９）を繰り返す。

下記の内容を含むレポートを提出する。

• 自分で作成したVHDL記述、3_6dec.vhd
• VSSでの正常動作波形
• 制約なしでの回路図、面積、クリティカルパス遅延、クリテイカルパスの入力ピンと出力ピン
• 速度最小での回路図、面積、クリティカルパス遅延、クリテイカルパスの入力ピンと出力ピン