4.1.2 process文を用いた組み合わせ回路　P64

琉球大学情報工学科和田知久

P65のコラム５　同時処理文と順次処理文
ディジタル回路を構成する個々のゲートは、それぞれ並列に動作している。
VHDLでは、このような並列動作を表現するために、architecture本体に記述された信号代入文（S<=A+B;のような）などは、すべて並列に処理される。このように並列に処理される文を同時処理文という。
一方、Cなどのプログラミング言語では、各文は順番に処理される。このような順番に処理される文を順次処理文という。
順次処理文は、ディジタル回路の動作を表すために不可欠であり、VHDLではprocess文によって、順次処理を表現する。
順次処理文には、if文、case文、for-loop文などがあり、これらを記述する場合、process文内に記述する必要がある。
なお、architeture本体にprocess文をいくつか記述した場合、process文内の各文は順番に処理されるが、各process文は並列に処理される。

P66のコラム６　process文を用いた組み合わせ回路の記述
process文のprocessとbeginの間の括弧内に列挙された信号線名をセンシティビティ･リストという。
process文は、センシティビティ・リスト内に記述されたいずれかの信号の値が変化したときのみに起動する。
組み合わせ回路の出力信号の値は、いずれか一つの入力信号の値が変化しただけで、変化する可能性がある。
このため、process文を用いて組み合わせ回路を記述する場合、その組み合わせ回路の全ての入力信号をセンシティビティ･リストに記述する必要がある。
たとえば、リスト４．５では、入力信号としてデータ入力Dと制御信号Sをもつマルチプレクサ（組み合わせ回路）を、process文を用いて記述している。
このprocess文のセンシティビティ･リストにはマルチプレクサの全ての入力信号(D, S)が記述されている。

process文を用いた組み合わせ回路の記述方法

入力信号をもちいて、出力信号の動作のみを記述すればよい。
process( )の（　）内にすべての入力信号を書く。忘れると、かってにフリップフロップが生成される。
process文内部は順次処理なので、if文、case文、for-loop文を用いることができる。
process文内部の記述で中間変数が必要であれば、process文内部で variable を宣言して用いる。
variableは代入式　が　TMP := S+D; のように異なるので、注意せよ。（即時代入）

リスト４．５　if文の例

ライブラリ宣言	library IEEE; use IEEE.std_logic_1164.all;	いつもどおり
ENTITY宣言回路の名前と入出力信号	entity MULTIPLEXER4 is	エンティティ宣言
	port ( D : in std_logic_vector(3 downto 0); 　　　 S : in std_logic_vector(1 downto 0); 　　　 Y : out std_logic );	ポート宣言
	end MULTIPLEXER4;	エンティティ終了。";"忘れるな！
回路の中味の記述	architecture DATAFLOW of MULTIPLEXER4 is	アーキテクチャ宣言
回路の中味の記述	begin 　　-- process文(順次処理文の記述) 　　process ( D, S ) 　　begin 　　-- if文による出力の場合分け　　　　if ( S = "00" ) then 　　　　　　　Y <= D(0); 　　　　elsif ( S = "01" ) then 　　　　　　　Y <= D(1); 　　　　elsif ( S = "10" ) then 　　　　　　　Y <= D(2); 　　　　else 　　　　　　　Y <= D(3); 　　　　end if; 　　end process; end DATAFLOW;	D,Sを用いて、Yを記述 elsifのスペルに注意

リスト４．７　case文の例

ライブラリ宣言	library IEEE; use IEEE.std_logic_1164.all;	いつもどおり
ENTITY宣言回路の名前と入出力信号	entity DECODER_2_4 is	エンティティ宣言
	port ( D : in std_logic_vector(1 downto 0); 　　　　Y : out std_logic_vector(3 downto 0));	ポート宣言
	end DECODER_2_4;	エンティティ終了。";"忘れるな！
回路の中味の記述	architecture DATAFLOW of DECODER_2_4 is	アーキテクチャ宣言
回路の中味の記述	begin 　　process ( D ) 　　begin 　　　　-- case文による出力の場合分け　　　　case D is 　　　　　　when "00" => Y <= "0001"; 　　　　　　when "01" => Y <= "0010"; 　　　　　　when "10" => Y <= "0100"; 　　　　　　when "11" => Y <= "1000"; 　　　　　　when others => Y <= "XXXX"; 　　　　　　end case; 　　end process; end DATAFLOW;	Dを用いて、Yを記述 caseの最後にその他すべてのothersが必要

リスト４．１１　for-loop文の例

ライブラリ宣言	library IEEE; use IEEE.std_logic_1164.all;	いつもどおり
ENTITY宣言回路の名前と入出力信号	entity PARITY_CHECKER is	エンティティ宣言
	port ( A : in std_logic_vector(7 downto 0); 　　　　Y : out std_logic );	ポート宣言
	end PARITY_CHECKER;	エンティティ終了。";"忘れるな！
回路の中味の記述	architecture DATAFLOW of PARITY_CHECKER is	アーキテクチャ宣言
回路の中味の記述	begin 　　process ( A ) 　　variable TMP : std_logic; 　　　　begin 　　　　　　TMP := '0'; 　　　　　　-- for-loop文による繰り返し処理　　　　　　for I in 0 to 7 loop 　　　　　　　　TMP := TMP xor A(I); 　　　　　　end loop; 　　　　　　Y <= TMP; 　　　　end process; end DATAFLOW;	process文内で　variableを宣言順次処理で、すぐに代入した値を使う場合はvariableを用いて即時代入（ := ）を使用する。　 Yはsignalであるので、遅延代入（<=）しかできないので、TMPの代わりに使用はできない。したがって、最後に　TMPをYに遅延代入している。

Variable と Signal (代入が時間的に異なり、トラブリやすい）

Signalは architecture-begin 間で宣言され、その architectureでのグローバルな変数のやりとりを行う。
Signalは信号代入文（ <= ）で代入され、代入はδ時間後に行われる。

Variableは process-begin 間で宣言され、そのprocessでのみ有効なローカルな変数となる。
Variableは変数代入文（ := ）で即座に代入される。

architecture RTL of REI is
signal X, Y, Z, C : unsigned (3 downto 0);
signal A, B　　　 : unsigned(3 downto 0);
begin

process (X, Y, Z, C) begin

　C <= Z;
　A <= X + C ;
　C <= Y;
　B <= X + C;

end process;
end RTL;

この例ではCにY,Zが代入されるが、それらは
processから出る時の一度なので、Cは前回の
Yの値を保持しているので、

A <= X + Y

B <= X + Y

architecture RTL of REI is
signal X, Y, Z : unsigned (3 downto 0);
signal A, B　 : unsigned(3 downto 0);
begin

process (X, Y, Z)
variable C : unsigned ( 3 downto 0);
begin

　C := Z;
　A <= X + C ;
　C := Y;
　B <= X + C;

end process;
end RTL;

この例ではCはvariableであり、その行で
値が代入されるので、

A <= X + Z

B <= X + Y

あるarithmetic logic unit (ALU)の設計

ALUとはセントラルプロセシングユニットCPUのコアで、単なる組み合せ回路にて、算術（加算、減算）や論理演算を行う。
以下に１４の命令をこなすALUの例を示す。
単なる組み合せ回路ということを忘れずに。

S4	S3	S2	S1	S0	Cin	動作	説明	実行ブロック
0	0	0	0	0	0	Y <= A	Aを転送	Arithmetic Unit
0	0	0	0	0	1	Y <= A+1	Aをインクリメント	Arithmetic Unit
0	0	0	0	1	0	Y <= A + B	加算	Arithmetic Unit
0	0	0	0	1	1	Y <= A + B + 1	キャリー付加算	Arithmetic Unit
0	0	0	1	0	0	Y <= A + Bbar	AとBの１の補数をたす	Arithmetic Unit
0	0	0	1	0	1	Y <= A + Bbar + 1	減算	Arithmetic Unit
0	0	0	1	1	0	Y <= A - 1	デクリメント	Arithmetic Unit
0	0	0	1	1	1	Y <= A	Aを転送	Arithmetic Unit

0	0	1	0	0	0	Y <= A and B	論理積	Logic Unit
0	0	1	0	1	0	Y <= A or B	論理和	Logic Unit
0	0	1	1	0	0	Y <= A xor B	排他的論理和	Logic Unit
0	0	1	1	1	0	Y <= Abar	１の補数	Logic Unit

0	0	0	0	0	0	Y <= A	Aを転送	Shifter Unit
0	1	0	0	0	0	Y <= shl A	Aを左シフト	Shifter Unit
1	0	0	0	0	0	Y <= shr A	Aを右シフト	Shifter Unit
1	1	0	0	0	0	Y <= 0	０を転送	Shifter Unit

リスト　alu.vhd

テストベンチ test_alu.vhd

ライブラリ宣言	library IEEE; use IEEE.STD_LOGIC_1164.all; use IEEE.STD_LOGIC_UNSIGNED.all;	IEEE.std_logic_unsignedは、std_logic_vector型で符号ビットなしの演算を行うためのパッケージである。
エンティティ	entity ALU is port(Sel : in std_logic_vector(4 downto 0); CarryIn : in std_logic; A, B : in std_logic_vector(7 downto 0); Y : out std_logic_vector(7 downto 0) ); end entity ALU;	エンティティ宣言
アーキテクチャ	architecture COND_DATA_FLOW of ALU is begin ALU_AND_SHIFT: process (Sel, A, B, CarryIn) variable Sel0_1_CarryIn : std_logic_vector(2 downto 0); variable LogicUnit, ArithUnit, ALU_NoShift : std_logic_vector(7 downto 0); begin	内部で直ぐに後段の回路で用いる信号はVariableで宣言する。
	--------------------------- -- Logic Unit --------------------------- LOGIC_UNIT: case Sel(1 downto 0) is when "00" => LogicUnit := A and B; when "01" => LogicUnit := A or B; when "10" => LogicUnit := A xor B; when "11" => LogicUnit := not A; when others => LogicUnit := (others => 'X'); end case LOGIC_UNIT;	LogicUnitは後段で用いるので、Variableとし、即値代入（：＝）を使用する。
	--------------------------- -- Arithmetic Unit --------------------------- Sel0_1_CarryIN := Sel(1 downto 0) & CarryIN; ARITH_UNIT: case Sel0_1_CarryIn is when "000" => ArithUnit := A; when "001" => ArithUnit := A+1; when "010" => ArithUnit := A+B; when "011" => ArithUnit := A+B+1; when "100" => ArithUnit := A + not B; when "101" => ArithUnit := A-B; when "110" => ArithUnit := A-1; when "111" => ArithUnit := A; when others => ArithUnit := (others => 'X'); end case ARITH_UNIT;	ArithUnitは後段で用いるので、Variableとし、即値代入（：＝）を使用する。
	--------------------------- -- Mutiplex --------------------------- LA_MUX: if (Sel(2) = '1') then ALU_NoShift := LogicUnit; else ALU_NoSHift := ArithUnit; end if LA_MUX;	ALU_NoShiftは後段で用いるので、Variableとし、即値代入（：＝）を使用する。
	--------------------------- -- Shift operation --------------------------- SHIFT: case Sel(4 downto 3) is when "00" => Y <= ALU_NoSHift; when "01" => Y <= (ALU_NoShift(6 downto 0) & '0'); when "10" => Y <= ('0' & ALU_NoShift(7 downto 1)); when "11" => Y <= (others => '0'); when others => Y <= (others => 'X'); end case SHIFT;	出力YはSignalなので、遅延代入（＜＝）を用いる。
	end process ALU_AND_SHIFT; end architecture COND_DATA_FLOW;

実習　ALUの動作シミュレーション(1)

リスト　alu.vhd

テストベンチ test_alu.vhd

/net/home/teacher/wada/public_html/cadpub/alu.vhd

/net/home/teacher/wada/public_html/cadpub/test_alu.vhd

にもファイルあります。

0) 作業ディレクトリに、上記２つのファイルをコピーする。

1) Sciroccoにて正常動作を確認せよ！

実習

２）　回路合成を行う。

制約なしの回路図、面積、クリティカルパス遅延、クリテイカルパスの入力ピンと出力ピン
速度最小での回路図、面積、クリティカルパス遅延、クリテイカルパスの入力ピンと出力ピン
を求める。

HW4　WEBCLASSに提出せよ！

下記の内容を含むレポートを提出する。

１）与えられたALU記述に対して以下をレポートする。

SIROCCOでの正常動作波形
展開前の回路で、速度最小での回路図、面積、クリティカルパス遅延、クリテイカルパスの入力ピンと出力ピン。
展開後の回路で、速度最小での回路図、面積、クリティカルパス遅延、クリテイカルパスの入力ピンと出力ピン。
展開による合成結果の差の考察。

２）　記述を変更して4ビットと１６ビットの同一機能のALUを設計し、

2-1) 制約なしで合成し、

４ビット、8ビット、１６ビットALUのビット幅と回路面積、およびビット幅と回路速度の関係を調べよ。

2-2) 最小速度で合成し、

４ビット、8ビット、１６ビットALUのビット幅と回路面積、およびビット幅と回路速度の関係を調べよ。

以上

4.1.2 process文を用いた組み合わせ回路 P64

process文を用いた組み合わせ回路の記述方法

リスト４．５ if文の例

リスト４．７ case文の例

リスト４．１１ for-loop文の例

実習 ALUの動作シミュレーション(1)