CAD オンライン中間試験

琉球大学情報工学科 和田 知久

以下の手順に従って、与えられたVHDファイルを修正して、SCIROCCOシミュレーション、回路合成を行い、シミュレーション波形と、回路図をメイルにて送付する。

１）　以下の２つのファイルをコピーする。

以下はおなじファイルシステムからなので、以下をCPコマンドでコピーできる。

/net/home/teacher/wada/public_html/cadpub/mid1.vhd

/net/home/teacher/wada/public_html/cadpub/test_mid1.vhd

以下はWEBから取りたい人用

http://www.ie.u-ryukyu.ac.jp/~wada/cadpub/mid1.vhd

http://www.ie.u-ryukyu.ac.jp/~wada/cadpub/test_mid1.vhd

２）自分のID番号の下二桁をそれぞれa, bとする。

そして、以下の整数m,nを計算する。

m=mod(a+b, 15) +1;

n=mod(a*b, 15) +1;

注意： mod(x, 15)はｘを１５で割った余りで、0から14のどれかの値

m, nをそれぞれ４ビットの数に変換し、連接して８ビットに変換する。

以下の例では、７５番を”1101 0110”に変換した例である。

m=mod(7+5, 15)+1=13=1101 (2進数）

n=mod(7*5, 15)+1=6=0110 (2進数)

上記８ビットを以下の赤字の部分に挿入して

library IEEE;
use IEEE.std_logic_1164.all;
entity MID1 is
port ( ADD : IN std_logic_vector (2 downto 0);
 ID : OUT std_logic );
 end MID1;
architecture RTL of MID1 is
begin
process(ADD)
begin
 case ADD is
when "000" => ID <= '1';
when "001" => ID <= '1';
when "010" => ID <= '0';
when "011" => ID <= '1';
when "100" => ID <= '0';
when "101" => ID <= '1';
when "110" => ID <= '1';
when "111" => ID <= '0';
when others => ID <= 'X';
end case;
end process; end RTL;

３）　変換したmid1.vhdとtest_mid1.vhdを用いてSCIROCCOシミュレーションを行い。
以下のようなスクリーンダンプを取れ！

以下のシミュレーション例は上記８ビットの値に対応していない。

スクリーンダンプは　MACの画面で、コマンド - SHIFT - 3 で取ることができる。

３）　変換したmid1.vhdを用いてdesign_viosnで回路合成を行い、面積レポートを表示して。
以下のようなスクリーンダンプを取れ！

以下の回路合成例は上記８ビットの値に対応していない。

５）　メイルにて提出せよ！

提出先メイルアドレス：　wada@ie.u-ryukyu.ac.jp

メイルタイトル（全て英数字で）：　cadmid1(学籍番号)

内容：　

学籍番号

名前

上記２つの画面ダンプファイルの添付

以上