締め切り： 2月15日（月）２３：５９
提出先： ＷＥＢＣＬＡＳＳ （チームメンバーの代表1名の提出でＯＫ，他のチームメンバーは提出不要）
１から３名のチームを作り、以下の課題レポートを作成せよ！
ただし、チーム以外のメンバーと協力は禁止する！
助けが必要な場合は以下ＴＡに連絡してください。
TA: tomo@lsi.ie.u-ryukyu.ac.jp
評価は以下レポートへの要求事項どおりにかけているかで評価する。
以下課題 （注意：以下ＰＤＦでは、締め切りと提出方法が異なるので、無視してください！）
http://www.ie.u-ryukyu.ac.jp/~wada/cad09/CadFinalRep091011b.pdf
レポートには以下の内容を含めること。また、ページ数を少なめにコンパクトにまとめること。
表紙
１ 代表者の氏名、チーム名、
２ 代表者の連絡先、学年、学校名、住所、電話、email 等
３ 共同設計者全員の名前と学籍番号（最高３名まで）
４ 取り組んだ課題（LEVEL1／LEVEL2）
内容
１ 設計した回路ブロックの構成説明（ブロック図と説明）
２ 設計した回路ブロックの動作説明（動作波形図やパイプライン動作等の説明）
３ 工夫した点、オリジナリティを出した点（アピールが重要！）
４ クリティカルパスのスピード、論理合成後の回路規模
５ VHDL もしくは Verilog のコード
６ 正常動作している VHDL/Verilog シミュレーション波形
７ その他自由意見など
以上