A 100-MHz 2-D Discrete Cosine Transform Core Processor

Shin-ichi Uramoto, Yoshitsugu Inoue, Akihiko Takabatake, Jun Takeda, Yukihiro Yamashita, Hideyuki Terane, and Masahiko Yoshimoto
IEEE Journal of Solid-State Circuit, Vol. 27, No. 4, April 1992, pp.492-499

Abstract

• real-time processing of HDTV signals
• excellent architeture
  - fast DCT algorithm
  - distributed arithmetic multiplier accumulator
• memory based signal processing circuit
  - column-interleaved memory
  - new ROM
• 102K tr, 21mm2, 0.8-um DM CMOS

1. Introduction

• DCT processor is key for image compression VLSI's.
• fast DCT algorithm
• multiplier accumulators based on distributed arithmetic
• memory based signal processing circuit
• dual-plane ROM

2. Two-Dimensional Discrete Cosine Transform

• DCT is one of the orthogonal transform
• N x N 2-D DCT is defined

u=v=0を考えると、X(0,0) =x(i,j)の和となり、DCTのｄｃ成分が理解できる。

• これより、cosの計算と多数の乗算・加算が必要であることが分かる。

3. Architecture

• DCTは一種のフィルター処理であり、multiply accumulationのみが必要である。
• pipelined data path

A. Overall Configuration

• 1-D DCT x 2, transposition RAM

B. Fast Algorithm

• finite word-length hardware では精度が出にくい。
• Chenのアルゴリズムを使用。
• 前回の講義の多次元DCTの可分性により、以下の1次元DCTを2回やればよい。
• それを展開すると以下のような感じになる。

• したがって、DCTは（３）式、IDCTは（４）式の計算をすることになる。
• butterfly units, pre-processor, post-processor

C. Multiplier Accumulators Based on Distributed Arithmetic

• DCTで必要な、多数の乗算をROMで代用する。

D. Pipelining

• 8pixel x 8pixelの処理のLatency=128cycle