（例題）以下の回路の状態遷移図を完成させよ。但し、各Ｄ−ＦＦの初期値はすべて１とする。
次にこれを以下のように、すべてフルアダーのみで構成する。
そうすると、各桁ですべて同じ回路が使われていることになる。したがって、この４つのフルアダーを１つにし、１サイクル目でＳ０，Ｃ０を計算し、次サイクルでＳ１，Ｃ１を計算し、３サイクル目でＳ２，Ｃ２を計算し、４サイクル目でＳ３，Ｃ３を計算することが可能である。
ここで、１サイクル目の出力Ｃ０を２サイクル目の入力にする必要があります。ここで、Ｄ−ＦＦにＣ０を記憶させる必要があります。
ということで、以下のようにすると、４サイクルで４ビットの加算が可能である。
以下の図が動作波形図である。
| サイクル１ | /START=0であるので、CIN=0となり、Ａ０，Ｂ０，ＣＩＮ入力より、Ｓ０，Ｃ０が計算される。 |
| サイクル２ | /START=1であるので、CIN=C0となり、Ａ１，Ｂ１，Ｃ０入力より、Ｓ１，Ｃ１が計算される。 |
| サイクル３ | サイクル２と同様に、Ａ２，Ｂ２，Ｃ１入力より、Ｓ２，Ｃ２が計算される。 |
| サイクル４ | サイクル２と同様に、Ａ３，Ｂ３，Ｃ２入力より、Ｓ３，Ｃ３が計算される。 |
ちょと複雑であるが、以下のようなことも可能です。
これは３ビットの加算器で、Ａ＝（Ａ２，Ａ１，Ａ０）、Ｂ＝（Ｂ２，Ｂ１，Ｂ０）の２入力を入れた後、
２サイクル後に結果Ｓ＝（Ｓ２，Ｓ１，Ｓ０）とＣ２が出力されます。
入力は実は毎サイクル入れてもＯＫです。以下に動作概念図を示します。
HW-9 学籍番号 名前 日付 を書いて 提出すること。
１）右下の図は、４ビットの数Ａ＝（Ａ３，Ａ２，Ａ１，Ａ０）とＢ＝（Ｂ３，Ｂ２，Ｂ１，Ｂ０）からＡ−Ｂを計算する減算器である。これを４サイクルで動作する繰り返し型の４ビット減算器に設計変更せよ。
２）上記設計変更した回路の動作波形を示せ。
３）下記のリニア・フィードバック・シフト・レジスタの状態遷移図を示せ。全部で何種類の状態が存在するか？
但し、各Ｄ−ＦＦの初期値はすべて１とする。
４）フルアダーもしくはハーフアダーを１つと少しの基本ゲートを用いて、４サイクルで動作する繰り返し型の４ビットの２の補数発生器を設計せよ。（ヒント： ２の補数器は以下のようになる。）
以上