デジタルシステム設計最終レポート課題

琉球大学　情報工学科　和田　知久

締切：　2005年8月10日（水）13時

提出先：　

提出時間は　8月10日13-15時で、その時間内に
工1-605　和田研究室に各自でレポートを持参し、
和田と面談の上提出すること

そのときに、レポートの内容に関して簡単な口頭質問を行う。

• 以下の２つの課題を最終レポートとして提出すること。

課題１　（20点）

３２ビットの２つの数AIN、BINを加算して結果YOUTを出力する回路を以下の２つの方針でVHDLにて設計し、それぞれに最速の加算時間を実現するように回路合成を行い、結果を比較せよ。結果には回路規模、クリティカルパスの遅延時間を含む。

1. （方針１）　YOUT <= AIN + BIN; という単純な記述を用いて実現し、デザインアナライザーの機能に頼って高速な回路を実現する。
2. （方針２）　教科書PP.219-227にあるキャリー先見方式をVHDLで実現し、さらにデザインアナライザーの最適化機能を使って高速な回路を実現する。

課題２　（20点）

• MINIMIPS課題のバブルソートプログラムでは、データRAMの384, 388, 392番地に演算に必要な数が格納されている。命令の8, 12, 16番地のロード命令によりこれらの数値がレジスターにコピーされ実際のソーティングが実行されている。
• 教科書のP133の例題に説明のあるように、lui命令とaddi命令を使用すれば、データRAM内に数値を用意しなくても命令中に数値を用意してレジスタに適切な値を設定可能である。

1. minimips.vhdを改造して、lui, addiの２つの命令も実行できるようにせよ。
2. データRAMの384, 388, 392番地を0にクリアし、IROM内のソーティングプログラムを改造して、データRAMの384, 388, 392番地の値を使用せずに同様のバブルソートプログラムを実行せよ。
3. 改造後のプログラムおよびプロセッサを用いて、32ワードのバブルソートを実行し、総実行サイクル数を報告せよ。
4. レポートには、改造後のアセンブラプログラム、改造後のminimips記述、総実行サイクル数を含むこと。

以上