設計検証補足

琉球大学　情報工学科　和田　知久

• 設計検証では以下の図の構成を検証する。

• TOPのテストベンチの例を示すので、参考にしてください。

test_rsraid.vhd

以下の4組のデータを入力し、ENCODEし、DECODEした結果がもとに戻ることを確認している。

入力データ	1回目	2回目	3回目	4回目
D1IN	3	0	15	0
D2IN	13	0	15	15
D3IN	9	0	15	14

• 最初の方のWRITEの繰り返しは、以下のセットアップシーケンスです。

• その後のシーケンスは以下の動作シーケンスです。

論理合成時の注意

• 以下の図のようにBというENTITYでAというENTITYを複数使うような設計をする場合、
  合成時に、おのおののAを違った回路として取り扱うように合成する方法が簡単である。
  (Uniquifyというコマンドを使う）

• 以下の手順を参考にしてください。

１）Design_analyzerを起動する。

２）合成に必要なすべての（すべてのレベルの）VHDLファイルを読み込む。

３）最も上位のレベル（上図ではB）を選択し、

Edit -> Uniquify -> Hierarchy

とすると、上図Aのように複数回引用されているものは、コピーが自動生成される。

４）最上位のレベル（上図ではB）を選択し、通常のように合成を行う。

その他の注意事項

• 合成時のWORNINGやERRORに十分注意し、不明な点はマニュアルでよく調べること。

オンラインマニュアルはUNIXのコマンドラインで以下の命令で参照できる。

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以上