１） 上記２つのファイルを用いて、動作シミュレーションを行う。
注意事項
# run
だけ実行すると、CLKがあるような回路ではシミュレーションがとまらなくなる。
シミュレーションを止めるには
Execute -> interrupt もしくは Intrボタンを押す。
# run 時間
を使用するのが良い！
２） fsm21を最小面積、最小サイクル時間で回路合成を行う。
１） fsm21.vhdに対して、UP なるコントロール入力ピンを追加して、上記FSMをVHDLにて記述せよ。
２） test_fsm21.vhdを参考に、テストベクトルファイルを作成し、上記図のすべての矢印の遷移を確認する。
３） VSSシミュレータにて動作を確認し、動作波形を求めよ。
CLK, RESET, Control, UP, Y そして状態変数（ST1，ST0など）をモニターすること。
４） 面積最小の回路を合成し、そのサイクル時間を求めよ。
５） 最小のサイクル時間で動作する回路を合成し、その最小サイクル時間を求めよ。
以下のものを含むレポートを提出する。
１）作成した回路のVHDL記述
２）作成したテストベンチのVHDL記述
３）動作波形
４）面積最小合成時の回路図、面積、最小サイクル時間
５）最小サイクル時間合成時の回路図、面積、最小サイクル時間
上記ファイルは３２ビット幅のレジスタ６４個からなるレジスタファイルの記述例を示す。
すなわち、０から６３の各アドレスに対して、それぞれ３２ビットのデータの書き込み、読み出しができる。
Add はアドレス信号であり、０から６３を指定するために、６ビットの幅を持っている。
WE は書き込み制御信号であり、’１’の時にCLOCKの立ち上がりエッジにてDIN端子のデータをその時に与えられたアドレスのレジスタに書き込む。
Din は書き込みデータ入力端子である。
Dout は読み出しデータ出力端子であり、与えられたアドレスに対応するレジスタの値を出力する。
Clock はクロック入力信号であり、立ち上がりエッジにてデータの書き込みを行う。
以下の３つのファイルをコンパイルして動作をシミュレーションで確かめよ。
１） ポートの決定
CLOCK入力、アドレス入力、WEコントロール、データ入力、データ出力の各ビット幅を決定せよ。
２） VHDL記述を作成する。
ヒント１） レジスタの宣言例
type RegType is array (0 to 8) of unsigned (3 downto 0);
signal reg : RegType;
３） Add=0からAdd=8までに適当な異なるデータを書き込み、次にAdd=0からAdd=8までのデータを読み出すテストベクトルを作成する。
４） VSSシミュレータにて動作を確認し、動作波形を求めよ。
５） 面積最小の回路を合成し、そのサイクル時間を求めよ。
６） 最小のサイクル時間で動作する回路を合成し、その最小サイクル時間を求めよ。
以下のものを含むレポートを提出する。
１）作成した回路のVHDL記述
２）作成したテストベンチのVHDL記述
３）動作波形
４）面積最小合成時の回路図、面積、最小サイクル時間
５）最小サイクル時間合成時の回路図、面積、最小サイクル時間
以上
