WORK2

---

実習１

• 講義で説明した組み合わせ回路のVHDLシミュレーション

comb.vhd
test_comb.vhd

１）　作業ディレクトリに、上記２つのファイルをコピーする。

２）　シミュレーションを実行し、A, B, C, F, G信号を観測する。　

---

comb.vhdの回路を合成する。

１）　comb.vhdの回路合成を行う

２）　合成された回路の面積に関係するものを調査せよ。

---

HW1　(1)

• 実習１のcomb.vhdを case 文ではなく、if 文を用いた記述に変更する。
• シミュレータでデバッグする。

下記の内容を含むレポートを提出する。

• 自分で作成したVHDL記述、comb.vhd
• 正常動作波形
• 合成後の回路図とその規模

---

HW1　(2)

イネイブルつき3-6デコーダ　

• 以下の仕様のイネイブルつき3-6デコーダをVHDLにて設計し、回路を合成する。
  イネイブルとはEn端子で、En=1の時のみ動作する。

inputs				outputs
En	A2	A1	A0	Y5	Y4	Y3	Y2	Y1	Y0
0	X	X	X	0	0	0	0	0	0
1	0	0	0	0	0	0	0	0	1
1	0	0	1	0	0	0	0	1	0
1	0	1	0	0	0	0	1	0	0
1	0	1	1	0	0	1	0	0	0
1	1	0	0	0	1	0	0	0	0
1	1	0	1	1	0	0	0	0	0
1	1	1	0	0	0	0	0	0	0
1	1	1	1	0	0	0	0	0	0

• テンプレートとして以下のファイルを使用し、記述を完成させて、

3_6dec.vhd

• 以下のシミュレーションベンチを用いて、シミュレーションでデバッグせよ。

test_3_6dec.vhd

---

回路を合成する。

１）　3_6dec.vhdの回路合成を行う

２）　合成された回路図とその規模を調査

---

HW1 (1), (2)に関して、以下内容を含むレポートを提出する。

• 自分で作成したVHDL記述、3_6dec.vhd
• 正常動作波形
• 合成後の回路図とその規模

以上